IC設計中復雜度的增加、尺寸的減小以及開發時間的壓力意味著每個設計的回旋余地變的越來越小。面對這些挑戰，Virage Logic在它的Silicon Aware IP模塊中整合了多種資源， 來減少設計規模。Virage在它的Star存儲系統中使用這項技術，該技術提供了自我測試和修復功能。這個新的模塊整合了包含存儲器、組合邏輯、I/O的物理IP，通過嵌入底層IP來在130nm及以下的工藝中提供測試、診斷、修復和提高成品率。Virage的CEO兼董事長Adam Kablanian說：“當芯片變的更復雜、密度更大的時候，成品率可能降低10％以下，但是通過使用這種技術，設計者就可以實現更先進的加工工藝和設計，進而實現高成品率的目標。”
該公司已經同意通過的代工廠和ODM來實現該系統。例如，Virage通過PDF Solutions公司在工藝的擴展中加入了它的IP，以便于設計者能及時解決在加工和制造Silicon Aware IP中遇到的那些不可避免的問題。它能權衡造成產品成品率降低的各種因素，例如多重接觸、多晶硅在關鍵區域的斷開和短接、金屬Layer 1在關鍵區域的短接，根據這些因素區分優先次序以達到目標。Kablamian說：“用這種方法，設計者可以在不成熟的加工技術下做設計，達到可接受的成品率”。
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