IC設(shè)計中復(fù)雜度的增加、尺寸的減小以及開發(fā)時間的壓力意味著每個設(shè)計的回旋余地變的越來越小。面對這些挑戰(zhàn)，Virage Logic在它的Silicon Aware IP模塊中整合了多種資源， 來減少設(shè)計規(guī)模。Virage在它的Star存儲系統(tǒng)中使用這項技術(shù)，該技術(shù)提供了自我測試和修復(fù)功能。這個新的模塊整合了包含存儲器、組合邏輯、I/O的物理IP，通過嵌入底層IP來在130nm及以下的工藝中提供測試、診斷、修復(fù)和提高成品率。Virage的CEO兼董事長Adam Kablanian說：“當(dāng)芯片變的更復(fù)雜、密度更大的時候，成品率可能降低10％以下，但是通過使用這種技術(shù)，設(shè)計者就可以實現(xiàn)更先進(jìn)的加工工藝和設(shè)計，進(jìn)而實現(xiàn)高成品率的目標(biāo)?！?BR>該公司已經(jīng)同意通過的代工廠和ODM來實現(xiàn)該系統(tǒng)。例如，Virage通過PDF Solutions公司在工藝的擴展中加入了它的IP，以便于設(shè)計者能及時解決在加工和制造Silicon Aware IP中遇到的那些不可避免的問題。它能權(quán)衡造成產(chǎn)品成品率降低的各種因素，例如多重接觸、多晶硅在關(guān)鍵區(qū)域的斷開和短接、金屬Layer 1在關(guān)鍵區(qū)域的短接，根據(jù)這些因素區(qū)分優(yōu)先次序以達(dá)到目標(biāo)。Kablamian說：“用這種方法，設(shè)計者可以在不成熟的加工技術(shù)下做設(shè)計，達(dá)到可接受的成品率”。
網(wǎng)址：www.viragelogic.com