瑞薩科技(Renesas)日前宣布開發出一種高速低功耗可合成DSP(數字信號處理器)核系統級芯片(SoC)器件。該DSP核采用了一種包括飽和預測器電路的新型飽和處理方法，以及可提高運行速度的分層結構布局技術。這些技術進展有助于實現比以前的瑞薩DSP設計快約20%的內核速度。

       用于新型特大指令字組(VLIW)型可合成DSP核的測試芯片已采用90nm CMOS工藝制造成功。該內核可在1.2V電源電壓條件下實現1.047GHz的工作頻率。在該速度條件下執行一次128點(tap)遠紅外(FIR)濾波器操作的功耗僅為0.10mW/MHz，內核的硅片面積非常小巧：約為0.5mm2。

       近幾年，諸如音頻和視頻等多媒體數據的質量和分辨率不斷增加的趨勢正在延續。這就需要以極高的速度處理大量多媒體數據。DSP能夠非常有效地處理多媒體數據，而且現在就可以用于許多不同的應用。隨著多媒體數據所需的處理量的持續增長，對更快的DSP的需求也在增長。尤其是，高清電視類視頻執行位率控制的處理器不得不以超過1GHz的速度運行。與此同時，適合嵌入到數字家電和其他電子產品的SoC中的高速DSP必須非常小巧和低功耗。瑞薩開發的這種DSP核將嵌入各種SoC器件中，以滿足電子產品和系統的下一代多媒體處理應用需求。

       DSP可執行大量乘加環路操作。它們使用保護位來防止算術運算期間的溢出，并進行有效的數據處理。當DSP把一個保護位數據轉換為非保護位數據時，就會發生溢出，該數據被轉換為一個指定的值或小值。飽和電路的作用是執行溢出檢測的重要功能。瑞薩科技已開發出一種新型飽和電路。

       在一個傳統的飽和電路中，在加法運算完成后，就需要執行飽和運算。如果沒有發現飽和，飽和電路就會指示算術電路的末級輸出由加法器產生的結果。如果發現了飽和，飽和電路就會同樣指示末級輸出值或小值。由于這些運算必須按照順序一個接一個地執行，所有它們也成了實現高速處理的障礙。

相比之下，新開發的技術則是采用以下的運算方法：

       (a)在數據輸入到加法器的同時，檢查電路利用前導零預測(LZA)來預測是否會發生飽和。
(b)預測與加法同時發生。基于預測結果，預測器電路指示算術電路的末級輸出由加法器產生的結果，或者輸出指定的值或小值。平行運行的加法器和飽和預測器電路使處理速度比傳統設計提高了10.5%。

       此外，傳統布局的功能模塊周圍有一種分層結構。這就是“關鍵路徑”，當布線長度比較長時其速度就出現了問題。在開發新型DSP時，瑞薩科技分析了對速度至關重要的關鍵路徑，然后創建了一個專門優化運行速度的分層結構。這種優化旨在縮短關鍵路徑的布線長度。特別地，該關鍵路徑不是通過多個模塊進行布線的，算術單元及其連接它的控制線等旁路電路都捆扎在一個模塊中。仿真顯示，這種優化結構的速度可以比傳統設計提高9.3%。