眾所周知，向65nm設計規則的轉變意味著邏輯密度和性能的大幅提升，但這并非簡單借助摩爾定律就能獲取。要順利實現向65nm節點的過渡，需要在工藝技術、電路設計、物理布局以及軟件方法學等方面進行努力。

       賽靈思不久前在全球率先推出65納米Virtex-5平臺的FPGA產品，據該公司稱，與現有90納米Virtex-4系列相比，Virtex-5可以實現性能和邏輯密度分別提升30%和65%，同時動態功耗降低35%。正因如此，在賽靈思Virtex-5 LX器件的北京發布會上，一些業內人士認為Virtex-5系列的表現令業界激動。不過，也有人士指出，Virtex-5在其中國本地化應用的過程中，會面臨不少挑戰，諸如功耗、信號完整性、RocketIO等問題仍是令中國設計者望而卻步的幾大因素。

調整流程

       與任何進行65nm工藝的開發者一樣，Virtex-5的設計工程師們需要關注的一個重點，就是工藝可變性。“我們必須以我們所了解的技術可變性來定義模型。”賽靈思先進產品部負責產品開發的副總裁Suresh Menon表示，“我們必須進行隨機失配處理，而這是一項建模設計工作。”

       “為了將工藝變化考慮在內，有必要對多個工藝拐點(process corner)進行仿真。而這樣做則使得對仿真CPU的需求呈指數增長，而同時用于仿真的授權技術和設備也將增加。當考慮所有變化后，65nm節點所需的仿真計算時間要比90nm節點多出5到10倍。”Menon指出。

       “從工藝角度來看，”賽靈思半導體技術副總裁David Gitlin介紹，“首先，我們的設計師采用的是基于自組鎳硅化物結構的應變硅晶體管，該結構能夠實現晶體管快速開關；其次，我們采用三柵極氧化層技術，為用于邏輯核和存儲器單元(薄的氧化物)、互連架構(中等厚度的氧化物)以及FPGA的I/O部分(厚的氧化物，處理較高的I/O電壓)的晶體管進行不同的漏電流/性能優化。第三，我們采用不同的閥值電壓，對芯片內不同部分的工作電壓進行優化，以降低功耗和漏電流。例如，內核邏輯的工作電壓是1.0V。”

       為了避免可制造性設計(DFM)的復雜化，在電路設計轉化到物理布局和掩膜的過程中對可能出現問題的“熱點”進行隔離十分關鍵，Gitlin指出。為了迎接這一挑戰，賽靈思與幾家從事DFM的新創公司合作，并采用了它們的一些工具。賽靈思還與東芝及臺聯電合作定義工藝拐點和DFM規則，以便使這兩家代工廠能基于相同的電路數據庫制造芯片。

優化的模塊和大量的I/O單元

       Virtex-5將包含多個專用優化平臺。除了面世的專為邏輯密集型應用而優化的LX系列，在今年底和明年初，賽靈思還將推出LXT、SXT和FXT系列，分別針對如下目標應用：需要邏輯和高速串行接口的場合、帶高速串行端口的數字信號處理、帶高速串行接口的嵌入式系統。

       LX系列所提供的I/O單元速度達1.2Gbps，而LXT、SXT和FXT系列內的高速串行接口能提供高達6Gbps以上的速度。與賽靈思Virtex-4系列中的芯片一樣，每款Virtex-5 FPGA都包括邏輯結構、專用的RAM模塊、針對DSP算法進行優化的專用但可配置模塊，以及大量的I/O單元。

       盡管Virtex-5的基本邏輯架構仍然以專為Virtex-4打造的ASMBL為基礎，但是通過對設計流程進行模塊化處理，Virtex-5的每一個模塊都能獨立得到優化從而實現性能，賽靈思負責產品開發的副總裁Steve Douglass表示。由于采用了65納米設計規則和12層金屬互連，賽靈思還得以對ASMBL架構進行多項改進，從而使的Virtex-5邏輯密度超過了320,000個模塊。

       ExpressFabric互連結構和12層金屬互連可以使Virtex-5利用比Virtex-4更少的邏輯層來實現復雜的邏輯功能，同時還允許利用更少的跳線來連接相鄰構建模塊。這樣可以減少數據路徑延遲，并增加時鐘速度。

圖：6輸入LUT提升邏輯效率

       Virtex-5 FPGA中的可配置邏輯模塊(CLB)所需的芯片面積比Virtex-4中的CLB要少得多，它們整齊地平鋪在芯片的邏輯內核中，而8個6輸入查找表(LUT)和8個觸發器以及額外的邏輯資源則被分組置于每個CLB上。

       芯片上的其他模塊包括用來支持DSP操作的增強型乘法累加器、雙端口BRAM/FIFO存儲器(36kb/模塊，也可當作兩個獨立的18kb模塊使用)，以及能夠在高達550MHz頻率下工作的時鐘管理模塊。該BRAM還包括一個64位的錯誤檢查修正(ECC)部分。

       增強型DSP模塊(DSP48E)基于25x18位的乘法器(Virtex-4使用的是18x18位)，并且能夠通過級聯來提供更大的乘法器位寬。位數的增加對較大型的乘法器而言，意味著較少的串聯級數，這樣可以帶來更高的整體性能和邏輯利用率。

       Virtex-5中的時鐘信號由時鐘管理管道(CMT)模塊產生，在LX系列規模的產品中，CMT的數量高達六個。每個CMT中包含兩個數字時鐘管理器(DCM)和一個鎖相環(PLL)，其中PLL用來驅動全局時鐘緩沖器，或被級聯用于濾除抖動。這賦予了FPGA的兩類性能：產生精確延遲控制和更好噪聲容限的DCM技術，以及用于降低時鐘信號抖動的PLL技術。

       為了使總線架構的寬度能夠隨著邏輯密度的增加而增加，在Virtex-5中使用的6輸入LUT能夠實現如同大型分布式存儲器和移位寄存器一樣的邏輯。在每一個64位存儲片中，LUT支持一個32位的移位寄存器(或兩個16位的移位寄存器)。四個移位寄存器能夠連接起來形成一個128位的移位寄存器。

       與Virtex-4一樣，Virtex-5中的可配置SelectI/O緩沖器提供了對該公司第二代ChipSync時序同步技術、數控阻抗(DCI)，以及單端和差分信號的支持。該I/O能夠在700Mbps單端信號(占空比失真要求不嚴格時能夠增加到800Mbps)和1.25Gbps差分信號下工作。

       大量的I/O意味著大量的封裝管腳。當大部分的連線導通時，封裝中腳位(pinout)架構產生的噪聲可能占總噪聲的80%左右。Virtex-5中的第二代稀疏鋸齒形(Sparse Chevron)封裝架構中集成了管腳分布，從而使信號、地和電源管腳規則陣列。

       封裝中信號、地以及電源數量的比值為8:1:1。既然電源和地管腳可以等效看作是返回信號的電流路徑，那么封裝有效信號與返回比就為4:1。

       Gartner Dataquest的ASIC/FPGA研究分析師Brian Lewis認為：“所有這些舉措，不僅穩固了Virtex-5在FPGA領域的密度和性能地位，還賦予賽靈思進一步挺進ASIC市場的潛力。如果賽靈思能將該項可投產的設計移植進Virtex-5的低成本EasyPath版本中，情況會更樂觀。”

Virtex本地化應用面臨挑戰

       賽靈思在北京隆重宣布開始付運Virtex-5 LX 器件，足見其對中國市場的重視。作為賽靈思在中國的重要客戶，大唐移動通信設備有限公司目前正在利用Virtex系列開發面向商用TD-SCDMA基站設備的系統。

       該公司北京研發中心的副總經理馬衛國表示，下一代基站開發中遇到的挑戰來自射頻(RF)和基帶。RF模塊面臨的挑戰主要包括：更多的收發信息通道要求更多的邏輯資源和I/O管腳；應用系統需要符合無線電接口規范；數量眾多的信息通路要求在射頻收發信息板上進行控制等等。而基帶部分的挑戰主要有兩個：一是密集的信號處理陣列需要很多邏輯資源完成信號處理；二是需要強大的DSP功能，聯合檢測、關鍵算法等對累加乘運算能力要求高。馬衛國強調，在這樣的挑戰下，由于Virtex-4可以解決所面臨的一些技術難題，并且提供低成本和高性能系統解決方案，所以大唐移動選用了Virtex-4來開發大容量、高密度的下一代基站系統。

       對于Virtex-5系列，馬衛國認為，新產品在工藝、性能、功耗等方面的提升令業界激動，在工程師關心的邏輯輸入寬度、連接有效性和低延遲方面都進行了改進。他表示，Virtex-5將對系統性能有更好的幫助，大唐移動將在未來產品開發中進一步評估并使用賽靈思的Virtex-5系列。

       但是，不少中國本土的系統設計工程師卻認為，Virtex-5要想大規模應用，首先需要解決以下問題：一是功耗問題，自賽靈思推出Virtex-4工程樣片起，功耗就一直是一個比較嚴重的問題；二是信號完整性問題，Virtex-5內核電壓為1V，而支持的內部邏輯速度以及I/O的速度卻非常高，從而增大了信號完整性挑戰。三是 RocketIO的挑戰，在Virtex-4推出的過程中，FX系列的推出就晚了很多，在Virtex-5的推出過程中，RocketIO的設計會不會再次影響到其他系列的推出，這個問題值得關注；四是PLL的挑戰，PLL屬于模擬器件，需要干凈的電源，否則會影響輸出時鐘的性能甚至影響到PLL的鎖定。

       勿庸置疑，Virtex-5的推出是FPGA領域的一個重要里程碑。然而，業內分析人士稱，65nm Virtex-5的推出是賽靈思的全球策略，但“不做個吃螃蟹的人”則是中國公司的特點，再加上缺少迫切的需求，因此Virtex-5在中國市場的真正推廣應用也許仍需時日。

作者：柏大衛、葛立偉、羅翠欽