半導體制造工藝已經(jīng)到達65nm技術節(jié)點，但是利用這種技術開發(fā)產(chǎn)品所需的成本是如此之高，以致于只有很少的公司才能承受。
要點
Gordon Moore預測芯片上的晶體管數(shù)目每18個月增長一倍。
制造比可見光波長還要小的圖形是一個挑戰(zhàn)。
新的工藝增加了設計工程師設計的難度。
項目經(jīng)理發(fā)現(xiàn)當他們使用新工藝時項目管理變得越來越復雜，成本越來越高。
半導體產(chǎn)業(yè)的發(fā)展有其獨特的規(guī)律性，40年來的實踐已經(jīng)證明了這一規(guī)律是正確的。1965年，Electronics雜志要求Gordon Moore博士（英特爾公司的奠基者，其后擔任Fairchild半導體公司研發(fā)實驗室的經(jīng)理）撰寫一篇關于半導體技術未來的文章。Moore在文中預測芯片中的晶體管數(shù)目將以指數(shù)規(guī)律增長——這個預測以后被命名為摩爾定律（Moore’s Law）。
雖然名字中含有定律二字，但這一定律不同于基礎科學中的定律。它其實是一個規(guī)律，該規(guī)律預測：由于半導體技術的進步，半導體產(chǎn)業(yè)將以指數(shù)規(guī)律增長。這個定律的實際價值不在于它預測到了什么，而在于它像一個強大的助推器，推動了整個半導體產(chǎn)業(yè)向更先進的技術不斷發(fā)展。在激烈的競爭即將臨近的形勢下，保持摩爾定律依然有效所面臨的挑戰(zhàn)已經(jīng)變得如此嚴峻，以致于半導體產(chǎn)業(yè)界需要與設備供應商合作進行更多的研究。
盡管摩爾定律是以每塊芯片上的晶體管數(shù)目來表述的，但在半導體產(chǎn)業(yè)界使用的是不同的標準來衡量與摩爾定律相對應的制造工藝的水平。衡量的單位是管芯上兩條金屬互連線之間的間距的一半（半間距）—— 即在襯底上面擴散形成的兩個特征圖形之間的距離的一半。在1999年，半間距尺寸是180nm。由于這是有史以來關鍵尺寸次比曝光光源的波長還要小，因此這個數(shù)值變得很重要。（曝光光源用于刻蝕前對材料的曝光。）
現(xiàn)在使用的193nm波長的光刻設備有望使用到2010年。在2001年，半導體制造商把半間距減少到130nm，在2003年，90nm半間距的工藝成了的工藝。65nm半間距的工藝正在開發(fā)當中，并且有望在2007年實現(xiàn)量產(chǎn)。
工程方面的挑戰(zhàn)
隨著半導體工藝技術從2μm發(fā)展到現(xiàn)在的90nm以及將來的65nm，越來越多的設計單元由固定或給定的模塊轉化為可修改的模塊。在很多情況下，需要在速度、面積、功耗和良率各個方面進行平衡。設計工程師需按照晶圓代工廠提供的設計規(guī)則進行權衡。隨著半間距的不斷減小，許多因素導致了設計規(guī)則數(shù)目的增加。當按照90nm工藝進行芯片設計時，工程師必須考慮多達500條的設計規(guī)則。
在解決涉及許多方面的錯綜復雜的問題時，工程師需憑借自己在電路設計方面的經(jīng)驗來作出正確的決策。不幸的是，產(chǎn)業(yè)界已經(jīng)誤導了美國的教育系統(tǒng)，以致于他們錯誤地認為，為設計一個好的芯片，邏輯設計工程師不大需要物理和電子理論方面的知識。事實上，一些EDA公司甚至宣傳軟件工程師能夠設計出好的電子電路。這些說法只對那些在現(xiàn)場可編程邏輯器件(FPGA)或者結構化ASIC上面能實現(xiàn)的簡單電路是可信的。如果設計工程師不理解電路原理，那么他們難以解決在90nm及以下工藝進行設計可能遇到的問題，而且設計團隊通常需要配備一位半導體制造方面的專家。

如果要制造關鍵尺寸為65nm的圖形，那么需使用曝光光源波長為193nm的光刻設備。然而，由此將產(chǎn)生很多問題。為在使用90nm工藝時能制造出性能優(yōu)良的電路，芯片制造商必須使用光罩增強技術(RET)和光學相位修正(OPC)技術。兩種技術都改變了曝光光源對光刻膠進行曝光的方式，使得制造特征尺寸為曝光光源波長一半的圖形成為可能。
當看見交付給芯片制造商的實際版圖與自己所預想的版圖大相徑庭時，芯片設計師們會做何感想呢？如圖1所示，綠色圖形表示預期的電路圖形，紫色表示未使用RET/OPC修正技術而得到的實際的電路圖形。另外，圖中還顯示了一些各種修正技術以不同方式組合后得到的實際的電路圖形。其中紫色的電路會導致芯片的失效。即使使用的切實可行的修正技術，得到的實際圖形也只能是無限接近預期的圖形。選擇不同的修正技術會導致芯片在速度、功耗和良率方面的差異，而且，OPC的數(shù)量會影響芯片的面積。能否選擇正確的修正技術通常會對產(chǎn)品的收益產(chǎn)生很大影響。Stone Pillar Technologies公司提供的產(chǎn)品將工藝和附帶電學測試或良率數(shù)據(jù)的掩膜聯(lián)系起來，使工程師能洞察可能的失效原因。

Iroc Technology認為在設計流程中，可靠性成為了需要考慮的第五個要素。軟錯誤是導致芯片可靠性變差的罪魁禍首。大多數(shù)的可靠性問題是由會對硅集成電路產(chǎn)生影響的宇宙射線造成的。Iroc已經(jīng)確定在130nm或以下的技術節(jié)點制造的存儲器的軟錯誤時間延續(xù)故障率大約為每百萬字節(jié)500次。這個數(shù)值幾乎是傳統(tǒng)的可靠性數(shù)值的100倍和普通市場要求的10倍。為保證芯片能一直按正常的功能工作，設計工程師必須設計錯誤修正電路并把它內嵌到主電路中。
由于比較早地預見到了光刻中存在的問題，而且在形勢變得嚴峻之前已經(jīng)投入了大量資源與代工廠合作進行相關研究，這使得Mentor公司在RET/OPC市場中。然而，其競爭對手Cadence和Synopsys也正在這一領域進行大量投入。在收購Numerical Technology后，Synopsys已經(jīng)獲得了大量所需的技術，而Cadence則正與ASML的子公司MaskTools緊密合作進行該領域的研究。
設計師們不能再僅僅局限于理解數(shù)字設計中的專業(yè)術語和設計過程中遇到的問題。當采用65nm工藝進行設計時，設計工程師必須與掩膜設計師、制造工程師甚至工藝技術開發(fā)人員緊密合作并對他們所在的領域有一定的了解。僅僅知道一些專業(yè)術語將是遠遠不夠的。團隊成員需要理解他們所遇到的問題的本質，并認識到它的嚴重性。
PDF解決方案部門的首席技術專家Andrzej Strojwas認為：“在納米技術階段，可制造性設計的規(guī)則必須與普通的設計規(guī)則相互補充。”表明可制造性設計的規(guī)則本質上不同于普通的設計規(guī)則，但卻不足以獲得好的良率。“例如，90nm工藝典型的可制造性設計規(guī)則推薦使用兩倍的通孔和擴散的連線以使臨界面積小化。然而，用于加倍通孔而多出的金屬將會增加金屬的臨界面積。對于使用低介電常數(shù)材料的技術，這一工藝步驟可能會導致應力增加并終使介電層開裂，由此良率也會下降。由于規(guī)則眾多，設計工程師可能會遇到相互矛盾的指示以至于在這一專用集成電路芯片被制造出來之前，不能確信他們是否作出了正確的選擇。這時再修改設計代價是高昂的。”
管理方面的挑戰(zhàn)
管理人員不僅在工程技術方面面臨著嚴峻的挑戰(zhàn)，他們也面臨著設計工作越來越復雜化的挑戰(zhàn)(如圖2所示)。2003年9月在加利福尼亞州的圣何塞市舉行的特許半導體技術論壇上，IBM公司系統(tǒng)方案部門的一位外勤行政人員Walter Lange博士在演講中說，“管理一個人命運的權利變得越來越依賴于與同事的合作和英明的風險管理。”
在180nm技術節(jié)點，只有兩個行業(yè)涉及專用集成電路芯片的成功開發(fā)和生產(chǎn)：開發(fā)該專用集成電路芯片的設計公司和制造芯片的代工廠。芯片設計公司和制造公司可以分別單獨地選擇使用哪種電子設計自動化(EDA)軟件和光刻掩膜版制造軟件。另外，芯片設計的成本更低且可預測性更好。然而，在130nm技術節(jié)點，設計將變得更復雜。同時在該技術節(jié)點，對EDA方法學和工具包的選擇不僅對設計團隊產(chǎn)生影響，對芯片制造商也有所影響。由于諸如信號完整性和時序等物理效應與正確的邏輯設計變得同等重要，芯片制造商傾向于采用一整套的工具軟件以確保芯片開發(fā)工具和驗證工具能處理工藝中存在的固有的物理問題。
在90nm技術節(jié)點，RET/OPC技術變得越來越重要。因此，半導體設備制造商和EDA工具開發(fā)商必須合作以確保掩膜版制造軟件能正確地修改版圖文件，避免電學方面的問題并保證邏輯上的正確性。很顯然，管理一個涉及四個合作方的項目遠比管理涉及三個合作方的項目復雜。而且，當芯片制造商采用65nm工藝技術時，由于IP核供應商的加入，合作方將由四個擴展為五個。如果芯片設計公司使用的IP核來自多個公司，情況將變得更加復雜。因為RET/OPC 工具處理IP的方法與用掩膜版工藝處理其他邏輯電路的方法類似，根據(jù)IP核在管芯上位置的不同，這些工具可能會不同程度地改變IP的物理性能，因此，IP核供應商的加入是必要的。在管芯上的某一位置采用OPC技術會影響相鄰電路的性能，因此對這些相鄰的電路也需要做些許改變。終的結果是由于IP核的電學性能被改變，因此從功能方面看來是一成不變的IP核現(xiàn)在卻成了一個變量。
自從20世紀70年代早期以來，代工在半導體業(yè)界開始出現(xiàn)。早期的系統(tǒng)廠商通常將設計的產(chǎn)品交給兩到三個不同的代工廠制造芯片，這樣在技術和業(yè)務方面有較大的靈活性。在180nm技術節(jié)點，這一傳統(tǒng)仍未得到改變。而在130nm技術節(jié)點，兩個芯片代工廠必須能支持兼容的EDA工具和方法學以及相同的設計規(guī)則和制造工藝。在90nm及以下技術節(jié)點，兩大芯片代工廠必須擁有相同的設計流程和工藝技術。因此，找到一個合適的合作伙伴將變得很困難，芯片代工廠和客戶必須建立雙贏的合作伙伴關系。兩年前，IBM和特許半導體已經(jīng)簽署了一項協(xié)議，該協(xié)議向芯片設計公司保證兩個公司的芯片制造廠均采用相同的工藝流程。
管理人員還面臨著其他方面的挑戰(zhàn)。從架構設計到制造出能正常工作的管芯，專用集成電路芯片開發(fā)的成本已經(jīng)增加了一個數(shù)量級。成本的增加不僅是因為設計更大規(guī)模和更加復雜的芯片，還因為開發(fā)、驗證和修正一系列掩膜版需要更多的費用。在過去的幾年間，系統(tǒng)廠商指出掩膜版制造成本的增加是影響公司贏利的障礙。Gartner Dataquest 公司EDA行業(yè)的首席分析師Gary Smith認為，每一門數(shù)的掩膜版的平均成本已經(jīng)并仍在降低，這是因為當從一個技術節(jié)點轉移到另一個技術節(jié)點時，生產(chǎn)的晶體管數(shù)量為原來的兩倍，而整套掩膜版的成本并未加倍。在表明業(yè)界技術革新的有效性方面這一發(fā)現(xiàn)還是很有用的，但對于那些認為項目的成本是決定性因素的管理人員而言這一發(fā)現(xiàn)毫無意義。只有在比較設計工程師能將多少不同的功能集成到單一的芯片上時，單位門數(shù)的成本才變得有意義。而對于產(chǎn)品的收益性而言，總的開發(fā)成本才是決定性的因素。
雖然掩膜版成本的增加是許多管理人員在轉向下一技術節(jié)點時猶豫不決的原因之一，但更重要的是因為達到所預期的開發(fā)成本價值的不確定性在增加。例如，從130nm技術節(jié)點轉向90nm技術節(jié)點，成本等式中的不確定性變量將大大增加。經(jīng)驗的匱乏使得業(yè)界難以預測為使一能正常工作的器件獲得可以接受的良率所必須的掩膜版更換次數(shù)，以及一旦電路未通過驗證測試時所需的發(fā)現(xiàn)和解決問題的成本。必須確保項目按時完工且成本不超出預算。然而，如果一套掩膜版的價格高于1百萬美元，而且由于對問題本質的認識不足而難以確定解決問題所需要的時間，那么管理成本預測和開發(fā)進程的制訂都將變得很困難。再考慮到產(chǎn)品推遲上市所造成的成本增加，一個設計項目的成本很容易上浮數(shù)千萬美元。
因為產(chǎn)品上市時間是確定產(chǎn)品收益性的重要的因素，所以在新技術節(jié)點的經(jīng)驗的匱乏使得預測解決某一問題所需時間的長短變得很困難。因此，項目經(jīng)理傾向于保持在一“足夠好”的技術節(jié)點。他們需要在芯片能集成的功能的數(shù)量、計算速度的增加或終產(chǎn)品的波形系數(shù)之間進行權衡。通常他們都比較贊同開發(fā)成本可確定性和時間進度預測性更好的技術。Cadence公司 Virtuoso客戶設計平臺副總裁兼總經(jīng)理Felicia James說，“Cadence公司正在努力提供相關的工具和技術專家，幫助客戶將設計從90nm技術節(jié)點退回至130nm技術節(jié)點。”而在250nm或更小的技術節(jié)點制造模擬電路會在工程技術方面面臨很大的挑戰(zhàn)，而且會大大增加工程的成本和時間進度的不可預測性。
切實可行的選擇
半導體公司通常使用兩種常規(guī)結構的器件來驗證新工藝和新技術，它們分別是存儲器和FPGA。通常情況下，代工廠和無晶圓半導體公司或者既有制造工廠又有設計部門的公司在制造存儲器或可編程邏輯器件時的良率達到可以接受的水平時，他們會采用工藝和這兩種器件生產(chǎn)的商用產(chǎn)品。因為進行ASIC芯片設計的新公司正在逐年減少，一些半導體公司現(xiàn)在能提供一種新的可配置結構，稱為結構化ASIC。Actel公司技術和實施部門的副總裁Esmat Hamdy博士評述道，“結構化ASIC的出現(xiàn)證明ASIC設計公司已經(jīng)預見了傳統(tǒng)ASIC芯片應用的減少。”
ASIC供應商承認專用標準器件(Application-Specific Standard Part,ASSP) 和FPGA仍將保持強勁的市場份額，因此它們正在試圖轉向結構化ASIC。當然，ASIC設計不會完全消失。少量的系統(tǒng)廠商仍會尋找能提供足夠數(shù)量和合理價格水平的市場，以證明在將架構概念轉向由65nm工藝制造的集成電路時進行的投資是必要的。ASIC設計公司的大量減少將會對EDA軟件公司產(chǎn)生很大影響，因為它們的收入在很大程度上依賴于出售后端工具的許可證數(shù)量。Synopsys公司光刻驗證部門的產(chǎn)品市場經(jīng)理Tom Kingsley認為，“由于后端工具將會變得更加復雜，因此后端工具的價格將得到提高，這可以補償由于客戶數(shù)量的減少而造成的收入降低。一套的RET/OPC工具的價格可能與一臺步進光刻機的價格相當。”這些設備的訂價價格在三千萬美元左右，如此昂貴的設備也帶來了這樣的問題：系統(tǒng)廠商是否愿意支付一百萬美元來購買僅能使用一年的許可證呢？如果這些工具允許由于工藝建模功能造成的設計修正，可能會購買。

與功能相當?shù)腁SIC相比，F(xiàn)PGA器件需要更多的硅片面積和功耗，卻只能提供較低的工作速度。同時，F(xiàn)PGA器件的單位價格也很高。尤其是當考慮到開發(fā)ASIC芯片的高成本時，大約50000單位的FPGA器件將變得更昂貴。
目前，Xilinx公司和Altera公司都能提供用90nm工藝制造的器件。Altera公司的產(chǎn)品為Stratix II系列，可以支持容量高達9M的存儲器和頻率高達370MHz的DSP模塊以及Nios處理器。Altera公司也提供ARM核，為使用FPGA器件進行系統(tǒng)級芯片(SOC)設計的設計工程師提供了強大的模塊庫。另外，Altera公司還提供結構化ASIC產(chǎn)品。需要大量生產(chǎn)FPGA器件的客戶可以使用Altera的Hardcopy產(chǎn)品對電路進行“硬化”，這樣可以大大地降低器件的單位成本。
Xilinx公司提供的Virtex 4系列產(chǎn)品用于在FPGA器件上進行SOC設計。客戶可以使用PowerPC核，而且可以從三種專用平臺中作出選擇：一種用于DSP，另一種應用于高速的串行輸入輸出接口，還有一種用于數(shù)字邏輯集成。Xilinx并未使用傳統(tǒng)的結構化ASIC方法來降低單位成本，取而代之的是使用EasyPath技術，因為對器件的未使用部分測試的失敗將會提高器件的良率從而降低成本。圖3顯示了傳統(tǒng)的ASIC、FPGA、結構化ASIC和諸如EasyPath等良率提高技術的成本/數(shù)量平衡。
數(shù)字結構化ASIC可從ChipX (以前稱為Chip Express)、NEC、LSI Logic、eASIC以及其它公司購買。Anadigm為模擬集成電路設計者只提供了一種結構化ASIC。由于結構化ASIC可以提供硅常量核，因此，與IP硬核相比，結構化ASIC為設計者提供了更大的優(yōu)勢。IP硬核通常只在GDSII級是“硬”的。
如果芯片設計者和制造者可以為現(xiàn)在的方法找到可行的替代方法，ASIC設計市場將會保持一個合理的份額。有前景的方法將基于平臺的設計和RTL sign-off結合在一起。基于平臺的設計提供了一個經(jīng)過驗證的面對特殊應用市場的電路，但同時允許用戶在同一個管芯上增加一些外圍電路。RTL sign-off將邏輯設計的功能和產(chǎn)生門級網(wǎng)表以及布局布線的方法分離開來。考慮到附加的面積、速度以及低功耗的要求，芯片設計工程師可能愿意將版圖的設計交給芯片制造公司。這樣便可以對網(wǎng)表作出正確的幾何修正和電學修正，以得到經(jīng)濟的、可以接受的良率。