Semiconductor Research公司(SRC)的計算機輔助設計和測試總監、主持人Bill Joyner，向設計自動化大會(DAC)小組辯論會的專家展示了8個假想的并具備不同條件的公司，詢問他們愿意投資那家公司。結果：獲勝者是那些提供光刻和工藝可變建模、變阻常規架構和變容限設計的公司；從事提取、布局、布線和成品率優化的公司獲得較少的支持。

　　TI公司的會員兼物理驗證經理Clive Bittlestone指出，具有裕量的簡單邊界(corner)分析越來越費勁。“那讓我徹夜難眠，”他說，“這是一個關鍵問題。”大多可制造性設計(DFM)的結果都是由可用的工具提供服務的，但仍然需要“真正”的可變性分析和優化工具。

　　Bittlestone給出了在不同的工藝節點所關心的設計問題。他在65nm節點關心的是門形成，依此是設計規則檢查(DRC)、模型、統計時序分析、布局和布線、關鍵區域分析(CAA)和壓力測試，是參數提取。受限設計規則(RDR)可能會減少對DFM的需求，但仍將需要DFM工具。

　　晶體管規模正在變得越來越大，IBM奧斯汀研究實驗室的工具和工藝技術經理Sani Nasssif指出，因為采用光學接近校正(OPC)技術，確定終IC規模的成形晶體管的數量增加了。設計工程師不再對每一個晶體管進行設計，也不需要關心它們之間的相互作用，他說：“構建在可構成性基礎上的CAD時代一去不復返了，”Nassif說，“這是我們設計方式的主要變化。”

　　英特爾公司項目工程師Vijay Pitchumani提出了三條處理可變性問題的建議，是通過魯棒的設計規則和版圖設計策略，把可變性問題降低到小；第二是首先對確定性的變量建模。這會涉及大多數器件、互聯、電壓和溫度變量，他說。第三條建議是發明具有成本效益、參數可變的設計。

　　談到可變性問題，Qualcomm Technologies公司的負責啟動流片設計的總監Riko Radojcic說，這確實是一個“要計算”的問題，“工藝邊界太寬，”他說，“我們把所有種類的變量都歸到一組邊界條件之中。”

　　所以，首先要怎么做？他說，“剝離”系統的效應。如果可以對一種效應建模，Radojcic說，那就首先要建模，然后，圍繞其進行設計，并從邊界條件中把它提取出來。這就會涉及光刻、化學金屬拋光(CMP)、定向、密度及片上變量(OCV)等等因素。其次，Radojcic表示，不要在不成熟的工藝基礎上使用邊界條件。“把代工廠召集起來探討如何為邊界條件創建預見性的模型，從現在算起要1年時間，”他說，“他們沒有這么悲觀。”一旦完成這項任務，設計工程師就可以著重處理真正是隨機、具有統計特性的變量上。

　　AMD公司部門經理兼設計工程師Norma Rodriguez表示，縮短上市時間的需求讓設計人員沒有辦法拿出魯棒的設計規則。傳統的DFM設計是以版圖設計后校正為基礎的，而物理驗證假設一種基于規則的工藝描述，所畫的版圖與流片之間完全匹配；這樣的假設并不保證成品率和上市時間。“如果我們想提前做DFM設計，我們就需要把固有的工藝變化信息嵌入到大多數—如果不是全部的話—CAD工具之中，”Rodriguez表示，“新的工具架構要支持能夠大幅度校正流片工藝變化的設計流程。”

　　密歇根州大學電氣工程和計算機科學副教授Dennis Sylvester是本次小組辯論會中的學者，他指出抑制可變性是一個傳統的工藝技術問題，但是，設計人員的壓力加重了，“參變的成品率應該是CAN工具發展的驅動力，”他說，“孤立地思考時序和功耗問題是不夠的。”

　　“一種可能的辦法是，在基本的統計時序分析工具之上進行優化。但是，迄今為止，很少有設計工程師購買此類工具，”他說，可能存在一種替代統計優化的方法，“那取決于確定性的公式表達和對變量空間進行的智能采樣。這種方法適合于許多主流VLSI設計問題，并可能有更好的普及率”。

　　另一個值得關注發現是：在變化的散開條件下，隔離和密集的布線表現出相反的行為。與單一放寬間距的RDR方法相比，把隔離和密集的單元混合在一起，可以用小得多的面積補償各種參數的變化。

　　IBM研究公司的研究員Chandu Visweswariah是統計時序的先驅者，他從聽眾席中站起來說，大多可變性問題存在于芯片與芯片之間，而不是在芯片內部。他問到：這是否會引發小組辯論會的成員重新思考他們的假想投資呢？“你的結論是芯片與芯片之間的可變性是隨機的，需要用統計方法處理，”Radojcic回答說，“誰這么說了？可能我們要建模才行。”