隨著設計復雜程度的提高，現場可編程邏輯門陣列(FPGA)工具與設計流程看起來越來越像ASIC設計。Altera公司近期推出的Quartus 6.0工具套件便是為這種趨勢推波助瀾。該工具套件中包含的一個時序分析儀，為下一代65納米FPGA設計鋪平了道路。

　　TimeQuest時序分析儀成為一大看點

　　Quartus 6.0工具的一大看點就是TimeQuest，它是一種基于行業標準的Synopsys設計約束(SDC)格式的靜態時序分析儀，能夠更加靈活地用于應對時鐘復用設計和有源同步接口的挑戰，未來還將具備處理芯片變異(on-chip variation)等問題。

　　雖然沒有其它新型器件與Quartus 6.0一起發布，但該工具套件中的TimeQuest時序分析儀將為下一代FPGA提供支持，Altera的軟件與Nios營銷總監Chris Balough透露。“TimeQuest以及我們采用的SDC格式，非常適用于復雜的高密度FPGA設計，也使我們為即將推出的65nm器件作好了準備。”他表示。

　　FPGA設計師過去能以相當簡單的時序模型應付許多年，Balough指出，但如今他們到了這樣一個階段：器件密度、性能和復雜度提出了更多的要求。他表示，特別是有源同步和時鐘復用設計等挑戰暴露出了現有的時序約束格式的缺陷。

　　但Balough強調，Altera并沒有放棄該公司已有的傳統靜態時序分析儀，因為傳統的時序分析儀將繼續適用于大多數如今正在交付的FPGA。他指出，對于擁有SDC背景或是采用現有工具設計高密度的復雜器件時面臨局限的用戶來說，TimeQuest分析儀可視為一種可選功能。

　　SDC的一項顯著優勢就是大多數ASIC設計師都在使用它，使其成為正在轉向FPGA設計的ASIC設計師的一項很自然的選擇。此外，SDC也提供了一種更加“精確的”語言用于定義時序關系，Balough說。例如，在6.0版本中，Quartus可對Altera的HardCopy結構化ASIC系列的上升/下降時間進行建模。

　　Balough承認，Altera仍然沒有決定以何種程度為FPGA提供上升/下降時間建模，但就限度而言，Quartus 6.0所采用的SDC格式就提供了這種功能。與此相似，SDC可對芯片變異進行建模，但Altera公司尚未向其用戶提供這項功能。

　　但是，Quartus 6.0版本卻提供了一種更簡易的有源同步FPGA到DDR接口建模方法。這種模型要求對一個信號與另一個信號進行關聯控制。Balough表示，沒有SDC，那會是一個迭代過程；而采用SDC，時序分析儀就可對這種關聯自動進行管理。

　　Quartus 6.0也對復用時鐘提供了更好的支持。Altera軟件技術營銷經理Alessandro Fasan表示，若采用傳統的時序分析儀，用戶不得不為每個操作模型編寫約束，但若采用SDC，用戶僅須編寫一次約束，告訴時序分析儀該采用哪條通道來分析給定時鐘頻率即可。

　　Balough指出，TimeQuest為所有時序報告提供了一個獨立棲所，而傳統分析儀的時序報告通過其它用戶功能分散提供。因此，TimeQuest對如何報告時序可進行更加靈活的控制，他說。TimeQuest具備一個新的特性，即可使用用戶輸入的參數，從GUI本身生成的SDC約束。

　　TimeQuest僅支持Altera的器件，并不具備Synopsys的PrimeTime靜態時序分析工具的全部功能，后者是應用得為廣泛的ASIC時序分析儀。但Balough表示，Altera為用戶提供了使用PrimeTime的選項。“Quartus 6.0提供了PrimeTime接口，該接口需要用戶進行少量的手工干預，但這種干預在下一版本中將不復存在。”他說。

　　其它特性

　　Quartus 6.0具有一個項目管理器界面，據稱可簡化團隊設計(team-based design)。該版Quartus的其他改進之處包括：支持SystemVerilog、 增強的I/O引腳規劃器，以及面向印刷電路板信號完整性建模提供Stratix II單端輸出HSpice模型。

　　Quartus 6.0擴展了對團隊設計的支持，這種特性是在此前版本中提供的增量編譯特性基礎上的延伸。增量編譯功能使用戶可對設計進行劃分，細化為對綜合進行物理與邏輯劃分、布局，以及布線。然而直到現在，這種劃分需要經歷“相當細致的手動過程。”Balough指出。

　　Quartus 6.0的團隊設計特性中，包括一個用于管理器件資源與時序預算的項目管理器界面。當設計模塊在頂層就結合在一起時，該界面提供了一種可免除資源沖突之虞的途徑，使得對項目進行細分更為容易。Balough指出，這對于成員分布在不同地理位置的設計團隊來說，具有更為顯著的價值。

　　Quartus 6.0提供的新功能還包括支持SystemVerilog語言。Fasan表示，目前Altera支持IEEE 1800-2005 SystemVerilog標準中的設計實現結構，且正權衡在后續版本中將支持哪些驗證特性。

　　此外，Quartus中的I/O引腳規劃器功能有助于用戶確保他們的引腳排列合乎規則，但早前的版本則要求完整的網表。據Balough稱，在新版本中，用戶僅需要鑒別他們想要使用的IP即可。

　　Altera還將發布HSpice模型，以此瞄準PCB和信號完整性工程師應用，因為這些工程師需要確保FPGA放置到電路板上后能夠正常工作。但在此次發布的6.0版中，只局限于提供Stratix II器件的單端輸出HSpice模型。“這還是步。”Balough表示。

　　Quartus 6.0的其它新特性瞄準SignalTap II調試器。這些特性包括上電自動觸發特性、改進的Matlab接口，以及Nios II CPU SignalTap反匯編插件。

　　Quartus 6.0軟件現在有售，每項固定節點PC授權的年費為2,000美元。