側(cè)重于時(shí)序/綜合工具開(kāi)發(fā)的EDA初創(chuàng)型企業(yè)Incentia Design Systems近日宣布，為90nm和65nm設(shè)計(jì)推出完整的時(shí)序分析、管理和診斷環(huán)境TimeBench。

       TimeBench構(gòu)建在Incentia的TimeCraft靜態(tài)時(shí)序工具之上，解決了90nm和65nm設(shè)計(jì)工程師面臨的關(guān)鍵問(wèn)題，包括片上變化(OCV)分析、信號(hào)完整性分析和約束管理。該環(huán)境利用了Incentia公司的靜態(tài)時(shí)序分析工具的能力，并增加了先進(jìn)的OCV分析、精確且有效的信號(hào)完整性分析以及自動(dòng)約束管理功能。

       為了減少因模型電壓源引起的不精確性，TimeBench在耦合分析中利用了Incentia公司專有的電流源電流偏置模型。雖然傳統(tǒng)的基于網(wǎng)絡(luò)的耦合分析僅僅考慮每一個(gè)網(wǎng)絡(luò)的delta延遲；TimeBench應(yīng)用基于Timing-Arc的分析，根據(jù)驅(qū)動(dòng)時(shí)序路徑的Timing Arc(時(shí)序曲線，不翻譯可能更準(zhǔn)確)來(lái)考慮不同的delta延遲，從而獲得更為精確的耦合分析結(jié)果。

       TimeBench的約束管理器由約束檢查器、經(jīng)過(guò)資格認(rèn)證的Synopsys設(shè)計(jì)約束寫(xiě)入器和一個(gè)約束除錯(cuò)器構(gòu)成。約束檢查器檢查約束文件的完整性、正確性及消除冗余約束過(guò)程中存在的約束沖突。

       該工具環(huán)境接受標(biāo)準(zhǔn)格式輸入，如Verilog、標(biāo)準(zhǔn)延遲格式及SDC。它以各種時(shí)序約束報(bào)告的形式提供輸出。

       本次發(fā)布的TimeBench工具適合于Sun Solaris (32位和64位)、Linux (32位和64位)和HP(32位和64位)平臺(tái)。