美國飛思卡爾半導體（Freescale Semiconductor）與法國Soitec集團，在“2006 Symposium on VLSI Technology”上發表了一項新技術，通過向形成于具有雙軸性變性的SOI（silicon on insulator）底板上的晶體管施加由工藝導致的單軸性應變，以提高晶體管的性能。通常，用這種方法難以同時提高nMOS和pMOS二者的性能，此次采用特殊的離子嵌入技術和退火工藝解決了這一問題。
目前的應變Si技術，大多是利用SiN覆蓋層等的應力，沿晶體管的溝道方向施加單軸性應變，這種情況下柵長較長的晶體管會產生應變減弱的問題。對此，如果使用在晶圓面內的X、Y方向上分別具有應變的應變SOI底板，則無論柵長如何，均可外加基本穩定的應變。然而，此時nMOS或pMOS中任意一方的性能改善率將會下降。原因是，若要提高性能，nMOS需要有拉伸應變，pMOS需要有壓縮應變。
只在pMOS側減輕拉伸應變
此次使用了在晶圓面內的X、Y方向上分別具有拉伸應變的SOI底板。這種情況下，nMOS可以通過使用SiN覆蓋層進一步施加拉伸應變而實現高性能化。另一方面，需要壓縮應變的pMOS在這種情況下難以實現高性能化。于是，引進了只在柵極形成化的pMOS區域選擇性地實施離子嵌入和退火，以減輕SOI底板的拉伸應變的工藝。在這種工藝中，nMOS區域的拉伸應變幾乎不產生?浠?Ｔ?MOS區域，首先減輕由SOI導致的拉伸應變，然后通過SiN覆蓋層以及嵌入的SiGe源極和漏極施加壓縮應變。
通過試驗結果確認了，在nMOS方面，與只在SiN覆蓋層外加應變的SOI底板相比，通過引進應變SOI底板，飽和漏電流增加了18％。在pMOS方面也已確認，相對于組合使用應變SOI底板和嵌入式SiGe時的情況，通過減輕應變SOI底板的拉伸應力，飽和漏電流增加了16％。
目前的應變Si技術，大多是利用SiN覆蓋層等的應力，沿晶體管的溝道方向施加單軸性應變，這種情況下柵長較長的晶體管會產生應變減弱的問題。對此，如果使用在晶圓面內的X、Y方向上分別具有應變的應變SOI底板，則無論柵長如何，均可外加基本穩定的應變。然而，此時nMOS或pMOS中任意一方的性能改善率將會下降。原因是，若要提高性能，nMOS需要有拉伸應變，pMOS需要有壓縮應變。
只在pMOS側減輕拉伸應變
此次使用了在晶圓面內的X、Y方向上分別具有拉伸應變的SOI底板。這種情況下，nMOS可以通過使用SiN覆蓋層進一步施加拉伸應變而實現高性能化。另一方面，需要壓縮應變的pMOS在這種情況下難以實現高性能化。于是，引進了只在柵極形成化的pMOS區域選擇性地實施離子嵌入和退火，以減輕SOI底板的拉伸應變的工藝。在這種工藝中，nMOS區域的拉伸應變幾乎不產生?浠?Ｔ?MOS區域，首先減輕由SOI導致的拉伸應變，然后通過SiN覆蓋層以及嵌入的SiGe源極和漏極施加壓縮應變。
通過試驗結果確認了，在nMOS方面，與只在SiN覆蓋層外加應變的SOI底板相比，通過引進應變SOI底板，飽和漏電流增加了18％。在pMOS方面也已確認，相對于組合使用應變SOI底板和嵌入式SiGe時的情況，通過減輕應變SOI底板的拉伸應力，飽和漏電流增加了16％。