Actel公司日前推出了版本的Libero集成設計環(huán)境(IDE)，新特性旨在增強基于該公司FPGA設計的靈活性、效率和性能。Libero IDE 7.2具備增強的SmartGen、SmartTime和SmartPower工具，為IP生成以支持Actel Fusion可編程系統(tǒng)芯片(PSC)系列提供了新功能。它還為使用Actel Fusion ProASIC3和RTAX-S家族的設計人員提供先進的時序和功率分析功能。

       SmartGen工具為用戶提供了設計自動化功能，引入現(xiàn)有的內(nèi)核，并為基于Fusion的設計創(chuàng)建新內(nèi)核。新特性包括一個樣本序列發(fā)生器、配置器和可視鎖相環(huán)(PLL)配置器。此外，監(jiān)測模塊變化和依賴性的狀態(tài)管理功能可以將監(jiān)測信息直接傳遞給Libero，使設計人員只點擊一下就能更新所有相關(guān)的模塊。

       SmartTime特性提供基于工業(yè)標準的靜態(tài)時序分析能力，簡化了從ASIC到混合FPGA的轉(zhuǎn)換。時鐘源延遲分析是另外一個新特性，有助于設計人員根據(jù)周圍環(huán)境分析FPGA時序。

       SmartPower功率分析工具使用戶能進行詳細的功耗分析，幫助保存能量，減少成本并改進設計可靠性。如今該工具能為網(wǎng)表、門、I/O、RAM、FIFO和時鐘等按照元件類型生成模塊功耗信息。