作者：Anand Iyer George Kuo

       為降低功率需求而關斷IC的一個區域或子模塊，這個架構概念對邏輯設計師來說表面上非常合理且直截了當。然而，在實際設計中實現電源門控(power gating)卻是一個非常艱巨的挑戰。

       首先也是重要的就是，切斷設計的電源必須能節省功耗，因為在斷電和加電轉換期間的功率純粹是浪費的。斷電和加電要求一定的轉換周期，也需要通過仿真來對比電源關斷時節省的功率以及加電時耗費的切換功率。同時，也必須權衡考慮為實現此省電技術而需要的芯片面積和關斷該設計所導致的任何性能降低。

       電源可以從外部或內部關斷。外部關斷通過電壓控制功能，在系統/板級提供變化的電源。要這樣做就必須向芯片的各個子系統提供可靠的隔離式電源，因此可能限制獨立電源的數量。

       電源門控可以采用在每個標準單元中構建睡眠晶體管的精細粒度方法實現，也可以采用在邏輯模塊級聚集睡眠晶體管的粗粒度方法實現。設計電源門控控制信號需要對緩沖/驅動強度進行分析，來充分考慮像電遷移和IR壓降時序性能等可靠性問題。因為被關斷模塊在關斷期間處于亞穩態，所以它們的輸出信號必須被隔離。

       在關斷之前，考慮好需要為更快“喚醒”周期而保留的邏輯模塊的小狀態。保留邏輯狀態包括在斷電期間維持將關鍵信息存入存儲器的功能。上電復位、從RAM掃描狀態或將狀態保存到本地“狀態保持”寄存器都可以在斷電后恢復模塊的邏輯狀態。雖然使用狀態保持寄存器會增大占位面積和降低可布線性，但與軟件重啟或在存儲器內儲存相比，它能提供更快的加電過程，且通常需要較少的控制邏輯就能保存和重啟當前的執行狀態。

       電源門控的實現，要從綜合階段開始，這時可理解電源域并能在需要時插入隔離單元和狀態保持寄存器。接著，物理實現階段必須了解頭部/底部(header/footer)開關的特殊電源連接需求，同時還應該插入開關來完成電源域模塊的布局布線和優化開關尺寸。

       正確的設計要求通過時序和信號完整性分析，來解決開關中額外的IR壓降、通過隔離單元的時延和控制信號對噪聲的靈敏度問題。大型系統級芯片要求采用形式驗證技術來驗證門級網表和低功耗功能的正確性。等效性檢查應包括電源域識別、隔離/電源開關使能的驗證以及狀態保持的睡眠/喚醒序列檢查。

       電源門控要求從系統級處了解在哪里增加電源門，怎樣及何時去控制這些電源門。對域敏感的架構有助于減少整體轉換時間。